Xantrex Technology XDL 35-5T - Manual (Page 136)

Registro Limit Event Status Register 2
Bit 7 - a disposizione
Bit 6 - Viene impostato quando l’uscita Auxiliary si trova entro il valore max di corrente
Bit 5 - Viene impostato quando interviene la termica rilevamento dell'uscita 2
Bit 4 - Viene impostato quando interviene la termica sovratemperatura dell’uscita 2
Bit 3 - Viene impostato quando interviene la termina sovracorrente dell’uscita 2
Bit 2 - Viene impostato quando interviene la termica sovratensione dell’uscita 2
Bit 1 - Viene impostato quando l’uscita 2 si trova entro il valore max di corrente (modalità
corrente costante)
Bit 0 - Viene impostato quando l’uscita 2 si trova entro il valore max di tensione (modalità
tensione costante)
Status Byte Register e Service Request Enable Register
Questi due registri vengono utilizzati in conformità allo standard IEEE 488.2.
I bit impostati nello Status Byte Register che corrispondono ai bit impostati nello Service Request
Enable Register comportano l’invio del bit RQS/MSS nello Status Byte Register generando così
una Service Request sul bus.
Lo Status Byte Register viene letto o dal comando *STB?, che ritorna MSS nel bit 6, oppure da
un’interrogazione ciclica seriale che ritorna RQS nel bit 6. Il registro Service Request Enable si
imposta con il comando *SRE <nrf> e si legge con il comando *SRE?
Bit 7 - A disposizione
Bit 6 - RQS/MSS. Questo bit, definito dallo standard IEEE 488,2, contiene sia il messaggio.
Requesting Service (richiesta servizio) che il messaggio Master Status Summary
(sommario stati principali). RQS viene tornato in risposta a una Serial Poll ed MSS in
risposta al comando *STB?.
Bit 5 - ESB. l’Event Status Bit (bit di stato evento) Si imposta se uno dei bit impostati nello
Standard Event Status Register corrisponde a un bit impostato nello Standard Event Status
Enable Register.
Bit 4 - MAV. il Message Available Bit. (Bit messaggio disponibile) Si imposta quando lo strumento
ha un messaggio di risposta formattato e pronto da inviare al controller. Il bit viene
eliminato dopo l’invio del Response Message Terminator (carattere finale messaggio di
risposta).
Bit 3 - A disposizione
Bit 2 - A disposizione
Bit 1 - LIM2. Viene impostato se sono impostati dei bit nel registro Limit Event Status Register 2 e
i bit corrispondenti nel registro Limit Event Status Enable Register 2.
Bit 0 - LIM1. Viene impostato se sono impostati dei bit nel registro Limit Event Status Register 1 e
i bit corrispondenti nel registro Limit Event Status Enable Register 1.
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