Cypress CY7C1383DV25 - Manual (Page 2)

CY7C1381DV25, CY7C1381FV25
CY7C1383DV25, CY7C1383FV25
Document #: 38-05547 Rev. *E Page 2 of 28
Logic Block Diagram – CY7C1381DV25/CY7C1381FV25 [3] (512K x 36)
Logic Block Diagram – CY7C1383DV25/CY7C1383FV25 [3] (1M x 18)
ADDRESS
REGISTER
BURST
COUNTER
AND LOGIC
CLR
Q1
Q0
ENABLE
REGISTER
SENSE
AMPS
OUTPUT
BUFFERS
INPUT
REGISTERS
MEMORY
ARRAY
MODE
A [1:0]
DQs
DQP A
DQP B
DQP C
DQP D
A0, A1, A
ADV
CLK
ADSP
ADSC
BW D
BW C
BW B
BW A
BWE
CE1
CE2
CE3
OE
GW
SLEEP
DQ A , DQP A
BYTE
WRITE REGISTER
DQ B , DQP B
WRITE REGISTER
DQ C , DQP C
WRITE REGISTER
BYTE
WRITE REGISTER
DQ D , DQP D
BYTE
WRITE REGISTER
DQ D , DQP D
BYTE
WRITE REGISTER
DQ C , DQP C
WRITE REGISTER
DQ B , DQP B
WRITE REGISTER
DQ A , DQP
BYTE
WRITE REGISTER
ADDRESS
REGISTER
ADV BURST
COUNTER AND
Q1
Q0
CE 1
OE
SENSE
AMPS
MEMORY
ARRAY
OUTPUT
BUFFERS
INPUT
REGISTERS
MODE
CE 2
CE 3
GW
BWE
A0,A1,A
BW B
BW A
DQ B ,DQP B
DQ A ,DQP A
ENABLE
A[1:0]
DQs
DQP
A
DQP B
DQ B ,DQP B
WRITE DRIVER
DQ A ,DQP A
WRITE DRIVER
SLEEP
CONTROL
Note
3. CY7C1381FV25 and CY7C1383FV25 have only 1 chip enable (CE
1
).
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