Xantrex Technology XDL 35-5T - Manual (Page 101)

Bit 7 - Power On (Einschalten). Wird gesetzt, wenn das Gerät zum ersten Mal eingeschaltet
wird.
Bit 6 - Nicht belegt.
Bit 5 - Command Error (Befehlsfehler). Wird gesetzt, wenn ein Syntaxfehler in einem Befehl
vom Bus festgestellt wird. Der Parser wird rückgestellt und die Verarbeitung beginnt mit
dem nächsten Byte des Eingabedatenstroms.
Bit 4 - Execution Error (Abarbeitungsfehler). Wird gesetzt, wenn beim Versuch der Abarbeitung
eines vollständig verarbeiteten Befehls ein Fehler festgestellt wird. Die entsprechende
Fehlernummer wird im Execution Error Register aufgezeichnet.
1- 99 Gibt an dass ein Hardware-Fehler aufgetreten ist.
116 Die Setup-Daten wurden abgerufen, der genannte Speicher enthält jedoch keine
Daten.
117 Die Setup-Daten wurden abgerufen, der genannte Speicher enthält jedoch
korrupte Daten. Dies deutet entweder auf einen Hardware-Fehler oder auf eine
zeitweilige Datenkorruption hin und kann durch erneutes Schreiben der Daten in
den Speicher korrigiert werden.
120 Der mit dem Befehl gesandte numerische Wert war zu groß bzw. zu klein. Gilt
auch für negative Zahlen, wenn nur positive Zahlen gültig sind.
123 Abruf/Speicherung der Setup-Daten von einer unzulässigen Speichernummer
aus.
124 Es wurde ein Bereichswechsel angefordert, der jedoch im Rahmen der aktuellen
Einstellungen des Netzgeräts unzulässig ist – weitere Informationen hierzu siehe
Abschnitt „Manuelle Bedienung“.
Bit 3 - „Verify Timeout“ Fehler. Wird gesetzt wenn ein Parameter verifiziert werden soll, der
jeweilige Wert aber nicht innerhalb von 5 Sekunden erreicht ist (, z. B. wenn die
Ausgangsspannung durch einen großen Kondensator am Ausgang verzögert wurde.
Bit 2 - Query Error (Abfragefehler). Wird gesetzt, wenn ein Abfragefehler auftritt. Die
entsprechende Fehlernummer wird im Query Error Register wie folgt aufgezeichnet.
1. Interrupted Error (Unterbrechungsfehler)
2. Deadlock Error (Blockierungsfehler)
3. Unterminated Error („Nicht abgeschlossen“-Fehler)
Bit 1 - Nicht belegt.
Bit 0 - Operation Complete (Vorgang abgeschlossen). Wird als Antwort auf den *OPC-Befehl
gesetzt.
Limit Event Status Register und Limit Event Status Enable Register
Diese beiden Register sind ergänzend zur Norm IEEE 488.2 vorhanden. Jedes Paar besteht aus einem
Limit Event Status Register und einem zugehörigen Limit Status Event Enable Register. Limit Event
Status Register 1 (LSR1) und Limit Event Status Enable Register 1 (LSE1) gelten für Ausgang 1. Limit
Event Status Register 2 (LSR2) und Limit Event Status Enable Register 2 (LSE2) gelten für Ausgang 2
und für den Nebenausgang. Sie dienen dazu den steuernden Rechner über die aktuellen Strom- und
Spannungs-begrenzungs-bedingungen zu informieren und die Historie der Schutzauslösebedingungen
seit dem letzten Lesevorgang zu erfassen.
Bits, die im Limit Event Status Register gesetzt wurden und den Bits entsprechen, die im Limit Event
Status Enable Register gesetzt wurden, bewirken dass das LIM1 oder LIM 2 Bit im Status Byte
Register gesetzt wird.
Die Limit Event Status Register 1 und 2 werden mit den Befehlen LSR1? und LSR2? gelesen und
gelöscht. Die Limit Event Status Enable Register 1 und 2 werden mit den Befehlen LSE1<nrf> und
LSE2<nrf> gesetzt und mit den Befehlen LSE1? und LSE2? gelesen.
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