Texas Instruments TMS320C3x - Manual (Page 25)

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1–1 TMS320C30, TMS320C31, TMS320LC31, and TMS320C32 Comparison 1-5 . . . . . . . . . . . .
1–2 Typical Applications of the TMS320 Family 1-7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2–1 Primary CPU Registers 2-9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2–2 Feature Set Comparison 2-27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3–1 CPU Registers 3-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3–2 Status Register Bits 3-6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3–3 IE Bits and Functions 3-10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3–4 IF Bits and Functions 3-13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3–5 IOF Bits and Functions 3-16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4–1 Combined Effect of the CE and CF Bits 4-23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5–1 Converting IEEE Format to 2s-Complement Floating-Point Format 5-15 . . . . . . . . . . . . . . . . .
5–2 Converting 2s-Complement Floating-Point Format to IEEE Format 5-21 . . . . . . . . . . . . . . . . .
5–3 Squaring Operation of F0 = 1.5 5-45 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–1 CPU Register Address/Assembler Syntax and Function 6-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–2 Indirect Addressing 6-7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6–3 Index Steps and Bit-Reversed Addressing 6-27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–1 Repeat-Mode Registers 7-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–2 Interlocked Operations 7-13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–3 TMS320C3x Pin Operation at Reset 7-21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–4 Reset, Interrupt, and Trap-Vector Locations for the TMS320C30/TMS320C31
Microprocessor Mode
7-27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–5 Reset, Interrupt, and Trap-Branch Locations for the TMS320C31
Microcomputer Boot Mode
7-28 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–6 Interrupt and Trap-Vector Locations for the TMS320C32 7-30 . . . . . . . . . . . . . . . . . . . . . . . . . .
7–7 Reset and Interrupt Vector Priorities 7-31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–8 Interrupt Latency 7-36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–9 Pipeline Operation with PUSH ST 7-42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–10 Pipeline Operation with Load Followed by Interrupt 7-42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–1 One Program Fetch and One Data Access for Maximum Performance 8-22 . . . . . . . . . . . . . .
8–2 One Program Fetch and Two Data Accesses for Maximum Performance 8-23 . . . . . . . . . . . .
9–1 Primary Bus Interface Signals 9-4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–2 Expansion Bus Interface Signals 9-5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–3 Primary-Bus Control Register Bits 9-8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–4 Expansion-Bus Control Register Bits 9-9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–5 Wait-State Generation 9-11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–6 BNKCMP and Bank Size 9-12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–1 STRB0, STRB1, and IOSTRB Control Register Bits 10-10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .