Altera 100G Development Kit, Stratix V GX Edition - Manual (Page 67)

Chapter 2: Board Components 2–59
Components and Interfaces
August 2012 Altera Corporation 100G Development Kit, Stratix V GX Edition
Reference Manual
A3 QDR2B_A18 1.5-V HSTL AG17 Address bus
A10 QDR2B_A19 1.5-V HSTL AK17 Address bus
C6 QDR2B_A20 1.5-V HSTL AH19 Address bus
B7 QDR2B_BWSN0 1.5-V HSTL BA13 Byte write select
A5 QDR2B_BWSN1 1.5-V HSTL AY13 Byte write select
A1 QDR2B_CQ_N 1.5-V HSTL AP15 QDR II echo clock
A11 QDR2B_CQ_P 1.5-V HSTL AU12 QDR II echo clock
P10 QDR2B_D0 1.5-V HSTL BC16 Write data bus
N11 QDR2B_D1 1.5-V HSTL BD16 Write data bus
M11 QDR2B_D2 1.5-V HSTL BB15 Write data bus
K10 QDR2B_D3 1.5-V HSTL BB14 Write data bus
J11 QDR2B_D4 1.5-V HSTL BC14 Write data bus
G11 QDR2B_D5 1.5-V HSTL BD14 Write data bus
E10 QDR2B_D6 1.5-V HSTL AE18 Write data bus
D11 QDR2B_D7 1.5-V HSTL AE17 Write data bus
C11 QDR2B_D8 1.5-V HSTL AF17 Write data bus
B3 QDR2B_D9 1.5-V HSTL AK15 Write data bus
C3 QDR2B_D10 1.5-V HSTL AJ14 Write data bus
D2 QDR2B_D11 1.5-V HSTL AH15 Write data bus
F3 QDR2B_D12 1.5-V HSTL AG16 Write data bus
G2 QDR2B_D13 1.5-V HSTL AG15 Write data bus
J3 QDR2B_D14 1.5-V HSTL AG14 Write data bus
L3 QDR2B_D15 1.5-V HSTL AF16 Write data bus
M3 QDR2B_D16 1.5-V HSTL AE16 Write data bus
N2 QDR2B_D17 1.5-V HSTL AE15 Write data bus
A6 QDR2B_K_N 1.5-V HSTL BA15 QDR II clock input
B6 QDR2B_K_P 1.5-V HSTL AY15 QDR II clock input
P11 QDR2B_Q0 1.5-V HSTL AR16 Read data bus
M10 QDR2B_Q1 1.5-V HSTL AR15 Read data bus
L11 QDR2B_Q2 1.5-V HSTL AT15 Read data bus
K11 QDR2B_Q3 1.5-V HSTL AU15 Read data bus
J10 QDR2B_Q4 1.5-V HSTL AU14 Read data bus
F11 QDR2B_Q5 1.5-V HSTL AW14 Read data bus
E11 QDR2B_Q6 1.5-V HSTL AU13 Read data bus
C10 QDR2B_Q7 1.5-V HSTL AW13 Read data bus
B11 QDR2B_Q8 1.5-V HSTL AV13 Read data bus
B2 QDR2B_Q9 1.5-V HSTL AT14 Read data bus
D3 QDR2B_Q10 1.5-V HSTL AR14 Read data bus
E3 QDR2B_Q11 1.5-V HSTL AN15 Read data bus
Table 2–37. QDR II Interface Pin Assignments, Schematic Signal Names, and Functions (Part 5 of 6)
Board
Reference
Schematic Signal
Name
I/O Standard
Stratix V GX
Device Pin Number
Description