Texas Instruments TMS320C64x DSP - Manual (Page 76)

Y/C Video Capture Mode
Video Capture Port 3-14 SPRU629
3.3.4 Y/C FIFO Packing
Captured data is always packed into 64 bits before being written into the
capture FIFO(s). The packing and byte ordering is dependant upon the
capture data size and the device endian mode. For little-endian operation
(default), data is packed into the FIFO from right to left; for big-endian opera-
tion, data is packed from left to right.
The 8-bit Y/C mode uses three FIFOs for color separation. Four samples are
packed into each word as shown in Figure 3–5.
Figure 3–5. 8-Bit Y/C FIFO Packing
Cr 14
Cr 6
Cb 14
Cb 6
Y 14
Y 6
Y 30
Y 22
Cr 9
Cr 1
Cb 9
Cb 1
Y 9
Y 1
Y 25
Y 17
Cb 5
Y 10
Cr 9
Cr 1
Cb 9
Cb 1
Y 9
Y 1
Y 25
Y 17
Cb FIFO
Cb 0
Cr 8
Cr 0
Cr FIFO
63 55 56
Cb 8
Y 8
Y 0
Y 24
Y 16
Y FIFO
63
63
55 56
55 56
Cr 12
Cr 4
Big-Endian Packing
Cb 12
Cb 4
Y 12
Y 4
Y 28
Y 20
Little-Endian Packing
Cb 2 Cb 3
Cr 10
Cr 2
40 48 47
Cr 11
Cr 3
39 32 31
40
Cb 10
Y 10
Y 2
Y 26
Y 18
40
48 47
47 48
Y 11
Cb 11
Y 3
39 32 31
Y 27
Y 19
39 31 32
Cb 5
Cr 13
Cr 5
23 24 15 16
Cb 13
Y 13
Y 5
Y 29
Y 21
23 24
23 24
15 16
15 16
Cr 14
Cr 6
Y 0
Cb 0
Cb 14
Cb 6
Y 14
Y 6
Y 30
Y 22
Y 23
Cr 15
Cr 7
Cb 15
Cb 7
Y 15
Y 7
Cr FIFO
Cb FIFO
63
Y FIFO
63
55 56
55 56
Y 31
63
VDIN[19–12]
55 56
VCLKINA
VDIN[9–2]
Cr 11
Cr 3
Cb 11
Cb 3
Y 11
Y 3
Y 27
Y 19
Cr 2
Y 5
Y 20 Y 21
Cr 13
Cr 5
40
40
Cb 13
Cb 5
Y 13
Y 5
47 48
48 47
Cb 12
Cr 12
Cr 4
Cb 4
39 32 31
Y 12
Y 4
39 32 31
Cb 1
Y 29
40
Y 2
Cr 0
48 47
Y 1
Cb 2
Y 28
39
Cr 1
32 31
Y 4 Y 3
Y 18
Cr 10
Cr 2
Cb 10
Cb 2
Y 10
Y 2
23 24
23 24
15 16
15 16
Y 26
Cr 3
Y 7
Cb 3
23 24
Y 6
15 16
Cb 4
Y 9 Y 8
Cb 7
Cr 15
Cr 7
0 8 7
0
0
Cb 15
Y 15
Y 7
Y 31
Y 23
8 7
7 8
Y 16
Cr 8
Cr 0
0
Cb 8
Cb 0
0
Y 8
Y 0
7 8
8 7
Y 24
0
Cr 5
8 7
Y 11
Cb 4