Texas Instruments TMS320C3x - Manual (Page 21)

Figures
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7–8 DMA Interrupt Processing 7-39 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–9 Parallel CPU and DMA Interrupt Processing 7-40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–10 Flow of Traps 7-47 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–11 IDLE2 Timing 7-50 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–12 Interrupt Response Timing After IDLE2 Operation 7-51 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–13 LOPOWER Timing 7-52 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7–14 MAXSPEED Timing 7-52 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–1 TMS320C3x Pipeline Structure 8-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–2 Minor Clock Periods 8-24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–3 2-Operand Instruction Word 8-25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–4 3-Operand Instruction Word 8-25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–5 Multiply or CPU Operation With a Parallel Store 8-29 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–6 Two Parallel Stores 8-29 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8–7 Parallel Multiplies and Adds 8-30 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–1 Memory-Mapped External Interface Control Registers 9-6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–2 Primary-Bus Control Register 9-7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–3 Expansion-Bus Control Register 9-9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–4 BNKCMP Example 9-12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–5 Bank-Switching Example 9-14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–6 Read-Read-Write for (M)STRB = 0 9-17 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–7 Write-Write-Read for (M)STRB = 0 9-18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–8 Use of Wait States for Read for (M)STRB = 0 9-19 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–9 Use of Wait States for Write for (M)STRB = 0 9-20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–10 Read and Write for IOSTRB = 0 9-21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–11 Read With One Wait State for IOSTRB = 0 9-22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–12 Write With One Wait State for IOSTRB = 0 9-23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–13 Memory Read and I/O Write for Expansion Bus 9-24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–14 Memory Read and I/O Read for Expansion Bus 9-25 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–15 Memory Write and I/O Write for Expansion Bus 9-26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–16 Memory Write and I/O Read for Expansion Bus 9-27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–17 I/O Write and Memory Write for Expansion Bus 9-28 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–18 I/O Write and Memory Read for Expansion Bus 9-29 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–19 I/O Read and Memory Write for Expansion Bus 9-30 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–20 I/O Read and Memory Read for Expansion Bus 9-31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–21 I/O Write and I/O Read for Expansion Bus 9-32 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–22 I/O Write and I/O Write for Expansion Bus 9-33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–23 I/O Read and I/O Read for Expansion Bus 9-34 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–24 Inactive Bus States for IOSTRB 9-35 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–25 Inactive Bus States for STRB and MSTRB 9-36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9–26 HOLD and HOLDA Timing 9-37 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–1 Memory Address Spaces 10-4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–2 Status Register 10-5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–3 Memory-Mapped External Interface Control Registers 10-7 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10–4 STRB0 Control Register 10-8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .